電子公司面試題集
1 什麼是Setup 和Holdup時間?
建立時間(Setup Time)和保持時間(Hold time)。建立時間是指在時鐘邊沿前，資料訊號需要保持不變的時間。保持時間是指時鐘跳變邊沿後資料訊號需要保持不變的時間。見圖1。
如果不滿足建立和保持時間的話，那麼DFF將不能正確地取樣到資料，將會出現metastability的情況。
如果資料訊號在時鐘沿觸發前後持續的時間均超過建立和保持時間，那麼超過量就分別被稱為建立時間裕量和保持時間裕量。
圖1 建立時間和保持時間示意圖
2什麼是競爭與冒險現象?怎樣判斷?如何消除?
在組合邏輯中，由於門的輸入訊號通路中經過了不同的延時，導致到達該門的時間不一致叫競爭。
產生毛刺叫冒險。
如果布林式中有相反的訊號則可能產生競爭和冒險現象。
解決方法：一是添加布爾式的消去項，二是在晶片外部加電容。
3 用D觸發器實現2倍分頻的邏輯電路?
Verilog描述：
module divide2( clk , clk_o, reset);
input clk , reset;
output clk_o;
wire in;
reg out ;
always @ ( posedge clk or posedge reset)
if ( reset)
out <= 0;
else
out <= in;
assign in = ~out;
assign clk_o = out;
endmodule
圖形描述：
4 什麼是"線與"邏輯，要實現它，在硬體特性上有什麼具體要求?
線與邏輯是兩個輸出訊號相連可以實現與的功能。在硬體上，要用oc門來實現，由於不用oc門可能使灌電流過大，而燒壞邏輯閘。
同時在輸出埠應加一個上拉電阻。
5 什麼是同步邏輯和非同步邏輯?
同步邏輯是時鐘之間有固定的因果關係。
非同步邏輯是各時鐘之間沒有固定的因果關係。
6 請畫出微機介面電路中，典型的輸入裝置與微機介面邏輯示意圖(資料介面、控制介面、所存器/緩衝器)。
7 你知道那些常用邏輯電平?TTL與COMS電平可以直接互連嗎?
12，5，3.3
TTL和CMOS不可以直接互連，由於TTL是在0.3-3.6V之間，而CMOS則是有在12V的有在5V的。CMOS輸出接到TTL是可以直接互連。TTL接到CMOS需要在輸出埠加一上拉電阻接到5V或者12V。
8 可程式設計邏輯器件在現代電子設計中越來越重要，請問：你所知道的可程式設計邏輯器件有哪些?
pAL，pLD，CpLD，FpGA。
9 試用VHDL或VERILOG、ABLE描述8位D觸發器邏輯。
module dff8(clk , reset, d, q);
input clk;
input reset;
input [7:0] d;
output [7:0] q;
reg [7:0] q;
always @ (posedge clk or posedge reset)
if(reset)
q <= 0;
else
q <= d;
endmodule
10 設想你將設計完成一個電子電路方案。請簡述用EDA軟體(如pROTEL)進行設計(包
括原理圖和pCB圖)到調試出樣機的整個過程。在各環節應注意哪些問題?
電源的穩定上，電容的選取上，以及佈局的大小。
11 用邏輯閘和cmos電路實現ab+cd
12 用一個二選一mux和一個inv實現異或
13 給了reg的setup,hold時間，求中間組合邏輯的delay範圍。
Delay < period - setup - hold
14 如何解決亞穩態
亞穩態是指觸發器無法在某個規定時間段內達到一個可確認的狀態。當一個觸發器進入亞穩態時，既無法預測該單元的輸出電平，也無法預測何時輸出才能穩定在某個正確的電平上。在這個穩定期間，觸發器輸出一些中間級電平，或者可能處於振盪狀態，並且這種無用的輸出電平可以沿訊號通道上的各個觸發器級聯式傳播下去。
15 用verilog/vhdl寫一個fifo控制器
包括空，滿，半滿訊號。
16 用verilog/vddl檢測stream中的特定字串
分狀態用狀態機寫。
17 用mos管搭出一個二輸入與非門。
18 積體電路前段設計流程，寫出相關的工具。
19 名詞IRQ,BIOS,USB,VHDL,SDR
IRQ: Interrupt ReQuest
BIOS: Basic Input Output System
USB: Universal Serial Bus
VHDL: VHIC Hardware Description Language
SDR: Single Data Rate
20 unix 命令cp -r, rm,uname
21 用波形表示D觸發器的功能
22 寫非同步D觸發器的verilog module
module dff8(clk , reset, d, q);
input clk;
input reset;
input d;
output q;
reg q;
always @ (posedge clk or posedge reset)
if(reset)
q <= 0;
else
q <= d;
endmodule
23 What is pC Chipset?
晶片組(Chipset)是主機板的核心組成部分，按照在主機板上的排列位置的不同，通常分為北橋晶片和南橋晶片。北橋晶片提供對CpU的型別和主頻、記憶體的型別和最大容量、ISA/pCI/AGp插槽、ECC糾錯等支援。南橋晶片則提供對KBC(鍵盤控制器)、RTC(實時時鐘控制器)、USB(通用序列匯流排)、Ultra DMA/33(66)EIDE資料傳輸方式和ACpI(高階能源管理)等的支援。其中北橋晶片起著主導性的作用，也稱為主橋(Host Bridge)。
除了最通用的南北橋結構外，目前晶片組正向更高階的加速集線架構發展，Intel的8xx系列晶片組就是這類晶片組的代表，它將一些子系統如IDE介面、音效、MODEM和USB直接接入主晶片，能夠提供比pCI匯流排寬一倍的頻寬，達到了266MB/s。
24 用傳輸門和反向器搭一個邊沿觸發器
25 畫狀態機，接受1，2，5分錢的賣報機，每份報紙5分錢
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新增評論硬體工程師基礎知識
硬體工程師基礎知識
硬體工程師基礎知識
目的：基於實際經驗與實際專案詳細理解並掌握成為合格的硬體工程師的最基本知識。
1) ;基本設計規範
2) ;CpU基本知識、架構、效能及選型指導
3) ;MOTOROLA公司的powerpC系列基本知識、效能詳解及選型指導
4) ;網路處理器(INTEL、MOTOROLA、IBM)的基本知識、架構、效能及選型
5) ;常用匯流排的基本知識、效能詳解
6) ;各種儲存器的詳細效能介紹、設計要點及選型
7) ;Datacom、Telecom領域常用物理層介面晶片基本知識，效能、設計要點及選型
8) ;常用器件選型要點與精華
9) ;FpGA、CpLD、EpLD的詳細效能介紹、設計要點及選型指導
10) ;VHDL和Verilog ;HDL介紹
11) ;網路基礎
12) ;國內大型通訊裝置公司硬體研究開發流程;
二.最流行的EDA工具指導
熟練掌握並使用業界最新、最流行的.專業設計工具
1) ;Innoveda公司的ViewDraw，powerpCB，Cam350
2) ;CADENCE公司的OrCad， ;Allegro，Spectra
3) ;Altera公司的MAX+pLUS ;II
4) ;學習熟練使用VIEWDRAW、ORCAD、pOWERpCB、SpECCTRA、ALLEGRO、CAM350、MAX+pLUS ;II、ISE、FOUNDATION等工具;
5) ;XILINX公司的FOUNDATION、ISE
一. ;硬體總體設計
掌握硬體總體設計所必須具備的硬體設計經驗與設計思路
1) ;產品需求分析
2) ;開發可行性分析
3) ;系統方案調研
4) ;總體架構，CpU選型，匯流排型別
5) ;資料通訊與電信領域主流CpU：M68k系列，powerpC860，powerpC8240，8260體系結構，效能及對比;
6) ;總體硬體結構設計及應注意的問題;
7) ;通訊介面型別選擇
8) ;任務分解
9) ;最小系統設計;
10) ;pCI匯流排知識與規範;
11) ;如何在總體設計階段避免出現致命性錯誤;
12) ;如何合理地進行任務分解以達到事半功倍的效果?
13) ;專案案例：中、低端路由器等
二. ;硬體原理圖設計技術 ;
目的：通過具體的專案案例，詳細進行原理圖設計全部經驗，設計要點與精髓揭密。
1) ;電信與資料通訊領域主流CpU(M68k，powerpC860，8240，8260等)的原理設計經驗與精華;
2) ;Intel公司pC主機板的原理圖設計精髓
3) ;網路處理器的原理設計經驗與精華;
4) ;匯流排結構原理設計經驗與精華;
5) ;記憶體系統原理設計經驗與精華;
6) ;資料通訊與電信領域通用物理層介面的原理設計經驗與精華; ;
7) ;電信與資料通訊裝置常用的WATCHDOG的原理設計經驗與精華;
8) ;電信與資料通訊裝置系統帶電插拔原理設計經驗與精華;
9) ;晶振與時鐘系統原理設計經驗與精華;
10) ;pCI匯流排的原理圖設計經驗與精華;
11) ;專案案例：中、低端路由器等
三.硬體pCB圖設計
目的：通過具體的專案案例，進行pCB設計全部經驗揭密，使你迅速成長為優秀的硬體工程師
1) ;高速CpU板pCB設計經驗與精華;
2) ;普通pCB的設計要點與精華
3) ;MOTOROLA公司的powerpC系列的pCB設計精華
4) ;Intel公司pC主機板的pCB設計精華
5) ;pC主機板、工控機主機板、電信裝置用主機板的pCB設計經驗精華;
6) ;國內著名通訊公司pCB設計規範與工作流程;
7) ;pCB設計中生產、加工工藝的相關要求;
8) ;高速pCB設計中的傳輸線問題;
9) ;電信與資料通訊領域主流CpU(powerpC系列)的pCB設計經驗與精華;
10) ;電信與資料通訊領域通用物理層介面(百兆、千兆乙太網，ATM等)的pCB設計經驗與精華;
11) ;網路處理器的pCB設計經驗與精華;
12) ;pCB步線的拓撲結構極其重要性;
13) ;pCI步線的pCB設計經驗與精華;
14) ;SDRAM、DDR ;SDRAM(125/133MHz)的pCB設計經驗與精華;
15) ;專案案例：中端路由器pCB設計
四.硬體除錯
目的：以具體的專案案例，傳授硬體除錯、測試經驗與要點
1) ;硬體除錯等同於黑箱除錯，如何快速分析、解決問題?
2) ;大量除錯經驗的傳授;
3) ;如
